SPC5634MF2MLQ80 32-bitaj Mikroregiloj - MCU NXP 32-bita MCU, Power Arch-kerno, 1.5MB Fulmo, 80MHz, -40/+125°C, Aŭtomobila Grado, QFP 144
♠ Produkta Priskribo
| Produkta Atributo | Atributa Valoro |
| Fabrikisto: | NXP |
| Produkta Kategorio: | 32-bitaj mikroregiloj - MCU |
| RoHS: | Detaloj |
| Serio: | MPC5634M |
| Munta Stilo: | SMD/SMT |
| Pakaĵo/Kesto: | LQFP-144 |
| Kerno: | e200z3 |
| Programmemora Grandeco: | 1.5 MB |
| Grandeco de datuma RAM: | 94 kilobajtoj |
| Larĝo de Datenbuso: | 32-bita |
| ADC-Rezolucio: | 2 x 8 bitoj/10 bitoj/12 bitoj |
| Maksimuma Horloĝa Frekvenco: | 80 MHz |
| Nombro de enigoj/eligoj: | 80 Enigo/Eligo |
| Proviza Tensio - Min: | 1.14 V |
| Proviza Tensio - Maks: | 1.32 V |
| Minimuma Funkciiga Temperaturo: | - 40 °C |
| Maksimuma Funkciiga Temperaturo: | + 150 °C |
| Kvalifiko: | AEC-Q100 |
| Pakado: | Pleto |
| Analoga proviza tensio: | 5.25 V |
| Marko: | NXP-Semikonduktaĵoj |
| Tipo de datummemorilo: | SRAM |
| I/O-tensio: | 5.25 V |
| Humideca Sentema: | Jes |
| Produkto: | MCU |
| Produkta Tipo: | 32-bitaj mikroregiloj - MCU |
| Programmemora Tipo: | Fulmo |
| Fabrikpakaĵa Kvanto: | 60 |
| Subkategorio: | Mikroregiloj - MCU |
| Gardhundaj Tempigiloj: | Gardhunda Tempigilo |
| Parto # Kaŝnomoj: | 935311091557 |
| Unuopezo: | 1.319 gramoj |
♠ 32-bitaj mikroregiloj - MCU
Ĉi tiuj 32-bitaj aŭtomobilaj mikroregiloj estas familio de sistemo-sur-ĉipo (SoC) aparatoj, kiuj enhavas ĉiujn funkciojn de la MPC5500-familio kaj multajn novajn funkciojn kunligitajn kun alt-efikeca 90 nm CMOS-teknologio por provizi konsiderindan redukton de kosto po funkcio kaj signifan plibonigon de la rendimento. La progresinta kaj kostefika gastiga procesora kerno de ĉi tiu aŭtomobila regilfamilio estas konstruita sur la teknologio Power Architecture®. Ĉi tiu familio enhavas plibonigojn, kiuj plibonigas la taŭgecon de la arkitekturo en enigitajn aplikojn, inkluzivas plian instrukcian subtenon por cifereca signal-prilaborado (DSP), integras teknologiojn - kiel plibonigitan tempan procesoran unuon, plibonigitan vicigitan analog-al-ciferecan konvertilon, Regilan Arean Reton, kaj plibonigitan modulan enig-eligan sistemon - kiuj gravas por la hodiaŭaj malaltkvalitaj potenco-trajnaj aplikoj. Ĉi tiu aparatfamilio estas tute kongrua etendaĵo al la MPC5500-familio de Freescale. La aparato havas unu-nivelan memorhierarkion konsistantan el ĝis 94 KB sur-ĉipa SRAM kaj ĝis 1.5 MB da interna fulmmemoro. La aparato ankaŭ havas eksteran businterfacon (EBI) por "alĝustigo". Ĉi tiu ekstera businterfaco estis desegnita por subteni la plej multajn el la normaj memoroj uzataj kun la familioj MPC5xx kaj MPC55xx.
• Funkciantaj Parametroj
— Plena statika funkciado, 0 MHz–80 MHz (plus 2% frekvencmodulado – 82 MHz)
— Funkciiga gamo de la krucvojo kun temperaturo de –40 ℃ ĝis 150 ℃
— Malalt-energia dezajno
– Malpli ol 400 mW da potenco-disipado (nominala)
– Dizajnita por dinamika energiadministrado de kerno kaj flankaparatoj
– Programar-kontrolita horloĝa pordego de flankaparatoj
– Malalt-energia haltiga reĝimo, kun ĉiuj horloĝoj haltigitaj
— Fabrikita per 90-nm-procezo
— 1,2 V interna logiko
— Unuopa elektrofonto kun 5.0 V -10%/+5% (4.5 V ĝis 5.25 V) kun interna regulilo por provizi 3.3 V kaj 1.2 V por la kerno
— Enigaj kaj eligaj pingloj kun gamo de 5.0 V -10％/+5% (4.5 V ĝis 5.25 V)
– 35%/65% VDDE CMOS-ŝaltilniveloj (kun histerezo)
– Elektebla histerezo
- Elektebla kontrolo de rapido de ŝanĝo
— Nexus-pingloj funkciigitaj per 3,3 V-provizo
— Dizajnita per EMI-reduktaj teknikoj
- Faz-ŝlosita buklo
– Frekvencmodulado de sistema horloĝfrekvenco
– Sur-blata pretervojo-kapacitanco
– Elektebla rapido de ŝanĝo kaj forto de transmisio
• Alta rendimenta kerna procesoro e200z335
— 32-bita Power Architecture Libro E programista modelo
— Plibonigoj de Variablolonga Kodado
– Permesas laŭvole ĉifri la instrukciaron de Power Architecture en miksitaj 16-bitaj kaj 32-bitaj instrukcioj
– Rezultigas pli malgrandan kodgrandecon
— Unuopa eldono, 32-bita Power Architecture-teknologio-kongrua CPU
— Enorda efektivigo kaj emeritiĝo
— Preciza esceptotraktado
— Branĉa prilaborunuo
– Dediĉita branĉa adresokalkulilo
– Branĉa akcelo uzante Branĉan Antaŭrigardan Instrukcian Bufron
— Ŝarĝu/stoku unuon
– Unucikla ŝarĝlatenteco
– Plene dukto-konektita
– Subteno por Big kaj Little Endian
– Subteno por misaliniigita aliro
– Vezikoj de nula ŝarĝo por uzo
— Tridek du 64-bitaj ĝeneraluzeblaj registroj (GPR-oj)
— Memoradministra unuo (MMU) kun 16-enira plene asocieca traduka flankenlasa bufro (TLB)
— Aparta instrukcia buso kaj ŝarĝo/stokado buso
— Vektorigita interromposubteno
— Interrompa latenteco < 120 ns je 80 MHz (mezurita de interrompa peto ĝis plenumo de la unua instrukcio de interrompa esceptotraktilo)
