XC7A50T-2CSG324I FPGA - Kampe Programebla Pordega Aro XC7A50T-2CSG324I
♠ Produkta Priskribo
| Produkta Atributo | Atributa Valoro |
| Fabrikisto: | Xilinx |
| Produkta Kategorio: | FPGA - Kampe Programebla Pordega Aro |
| Serio: | XC7A50T |
| Nombro de Logikaj Elementoj: | 52160 LE |
| Nombro de enigoj/eligoj: | 210 I/O |
| Proviza Tensio - Min: | 0.95 V |
| Proviza Tensio - Maks: | 1.05 V |
| Minimuma Funkciiga Temperaturo: | - 40 °C |
| Maksimuma Funkciiga Temperaturo: | + 100 °C |
| Datumrapideco: | - |
| Nombro de Sensiloj: | - |
| Munta Stilo: | SMD/SMT |
| Pakaĵo / Kazo: | CSBGA-324 |
| Marko: | Xilinx |
| Distribuita RAM: | 600 kbitoj |
| Enkonstruita Bloka RAM - EBR: | 2700 kbitoj |
| Humideca Sentema: | Jes |
| Nombro de Logikaj Aro-Blokoj - LAB-oj: | 4075 LABORATORIO |
| Funkciiga Proviza Tensio: | 1 V |
| Produkta Tipo: | FPGA - Kampe Programebla Pordega Aro |
| Fabrikpakaĵa Kvanto: | 1 |
| Subkategorio: | Programeblaj Logikaj IC-oj |
| Varnomo: | Artix |
| Unuopezo: | 1 unco |
♠ Xilinx® 7 serio FPGA-oj konsistas el kvar FPGA-familioj, kiuj traktas la kompletan gamon de sistemaj postuloj, intervalante de malaltkostaj, malgrandformaj, kost-sentemaj, grandvolumenaj aplikoj ĝis ultra-altkvalita konektebleca bendlarĝo, logika kapacito kaj signal-prilabora kapablo por la plej postulemaj alt-efikecaj aplikoj.
La FPGA-oj de la serio Xilinx® 7 konsistas el kvar familioj de FPGA-oj, kiuj traktas la kompletan gamon de sistemaj postuloj, de malaltkostaj, malgrandformaj, kost-sentemaj, grandvolumenaj aplikoj ĝis ultra-altkvalita konektebleca bendlarĝo, logika kapacito kaj signal-prilabora kapablo por la plej postulemaj alt-efikecaj aplikoj. La FPGA-oj de la serio 7 inkluzivas:
• Familio Spartan®-7: Optimumigita por malalta kosto, plej malalta potenco, kaj alta I/O-rendimento. Disponebla en malaltkosta, tre malgranda formo-faktoro-pakado por plej malgranda PCB-piedsigno.
• Artix®-7 Familio: Optimumigita por malalt-energiaj aplikoj postulantaj seriajn sendilojn kaj altan DSP kaj logikan trairon. Provizas la plej malaltan totalan materialkoston por alt-trairaj, kost-sentemaj aplikoj.
• Kintex®-7 Familio: Optimumigita por plej bona prezo-efikeco kun 2-obla plibonigo kompare kun antaŭa generacio, ebligante novan klason de FPGA-oj.
• Virtex®-7 Familio: Optimumigita por plej alta sistema rendimento kaj kapacito kun 2-obla plibonigo de sistema rendimento. Aparatoj kun plej alta kapablo ebligitaj per staplita silicia interkonekta (SSI) teknologio.
Konstruitaj sur pintnivela, alt-efikeca, malalt-energia (HPL), 28 nm, alt-k metala pordego (HKMG) procezteknologio, la 7-serio FPGA-oj ebligas senekzemplan pliigon de sistema rendimento kun 2.9 Tb/s da I/O-bendlarĝo, 2 milionoj da logikaj ĉeloj da kapacito, kaj 5.3 TMAC/s DSP, samtempe konsumante 50% malpli da energio ol antaŭaj generaciaj aparatoj por oferti plene programeblan alternativon al ASSP-oj kaj ASIC-oj.
• Altnivela alt-efikeca FPGA-logiko bazita sur reala 6-eniga serĉtabelo (LUT) teknologio agordebla kiel distribuita memoro.
• 36 Kb du-porta bloka RAM kun enkonstruita FIFO-logiko por sur-ĉipa datumbufro.
• Alt-efikeca SelectIO™ teknologio kun subteno por DDR3 interfacoj ĝis 1 866 Mb/s.
• Alt-rapida seria konektebleco kun enkonstruitaj plur-gigabitaj sendiloj de 600 Mb/s ĝis maksimumaj rapidoj de 6,6 Gb/s ĝis 28,05 Gb/s, ofertante specialan malalt-energian reĝimon, optimumigitan por ĉip-al-ĉipaj interfacoj.
• Uzanto-agordebla analoga interfaco (XADC), enkorpiganta duoblajn 12-bitajn 1MSPS analog-ciferecajn konvertilojn kun sur-ĉipaj termikaj kaj provizaj sensiloj.
• DSP-tranĉaĵoj kun 25 x 18 multiplikilo, 48-bita akumulilo kaj antaŭadilo por alt-efikeca filtrado, inkluzive de optimumigita simetria koeficienta filtrado.
• Potencaj horloĝadministradaj kaheloj (CMT), kombinante faz-ŝlositajn buklojn (PLL) kaj miksreĝimajn horloĝadministradajn (MMCM) blokojn por alta precizeco kaj malalta jitter.
• Rapide deploju enigitan prilaboradon per MicroBlaze™ procesoro.
• Integra bloko por PCI Express® (PCIe), por ĝis x8 Gen3 finpunktaj kaj radikaj pordaj dezajnoj.
• Vasta gamo da agordaj ebloj, inkluzive de subteno por bazaj memoroj, 256-bita AES-ĉifrado kun HMAC/SHA-256-aŭtentigo, kaj enkonstruita SEU-detekto kaj korekto.
• Malaltkosta, drat-kunligita, nud-ŝikla flip-ĉipa pakado, kaj alt-signala integreco flip-ĉipa pakado ofertanta facilan migradon inter familianoj en la sama pakaĵo. Ĉiuj pakaĵoj haveblas en Pb-libera kaj elektitaj pakaĵoj en Pb-opcio.
• Dizajnita por alta rendimento kaj plej malalta potenco per 28 nm, HKMG, HPL-procezo, 1.0V kerna tensio-procezteknologio kaj 0.9V kerna tensio-opcio por eĉ pli malalta potenco.
